Éditeur : Ajith José

Durée du cours :

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Langue du cours : Anglais

La description

Il s’agit d’un court cours montrant comment convertir un TestBench basé sur un module Systemverilog ou un TestBench de style ancien en un TB basé sur une classe moderne. De nos jours, la plupart des environnements de simulation écrivent TestBench basé sur UVM pour tester des SoC très complexes. Les bases d’UVM sont les classes Systemverilog et vous devez donc avoir une bonne connaissance de la programmation orientée objet (POO) Systemverilog, si vous voulez apprendre UVM. Ce cours serait un bon point de départ juste pour obtenir un flux d’une TB basée sur une classe pure dans Systemverilog.

Cela ne montrera qu’un exemple et n’enseignera aucune théorie, mais vous pouvez trouver des liens vers d’autres cours et ressources Udemy où la partie théorique pertinente est mentionnée. Pour que ce cours soit efficace pour vous, vous devez avoir des connaissances ou de l’expérience dans Systemverilog.